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NawfalMotii79
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@@ -0,0 +1,253 @@
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module fpga_controller (
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input wire CLK_IN, // 100MHz input clock
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input wire DIG_0, // Control signal
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input wire DIG_1, //reset from µC
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input wire [7:0] ADC_DATA, // 8-bit data from ADC
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output wire DAC_CLOCK, // Clock for DAC
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output reg [7:0] DAC_DATA, // Data to DAC
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output reg [7:0] FT_DATA, // Data to FT2232H
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output reg FT_WR, // Write control for FT2232H
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input FT_TXE,
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input wire FT_CLKOUT,
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output reg FT_OE,
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output reg FT_RD
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);
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// Clock generation (assumes DAC needs 120MHz, adjust if needed)
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reg [2:0] clk_div = 0;
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reg dac_clk_reg = 0;
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always @(posedge CLK_IN) begin
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clk_div <= clk_div + 1;
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if (clk_div == 2) begin
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dac_clk_reg <= ~dac_clk_reg;
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clk_div <= 0;
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end
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end
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assign DAC_CLOCK = dac_clk_reg;
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// Instantiate waveform generator
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waveform_generator waveform_gen (
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.CLK_IN(CLK_IN),
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.DAC_CLOCK(DAC_CLOCK),
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.DAC_DATA(DAC_DATA)
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);
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// Instantiate ADC interface
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wire [7:0] adc_output;
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adc_interface adc_intf (
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.CLK_IN(CLK_IN),
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.ADC_DATA(adc_output)
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);
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// Instantiate FIFO for FT2232H data buffering
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ft2232h_245_sync ft2232h_245_sync (
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.clk,//input 50_MHz
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.reset,
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.DAC_DATA,
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.AD_Bus,
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.oe,
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.rd,
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.txe,
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.wr,
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.clkout_ft2232
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);
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// Data handling logic
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always @(posedge CLK_IN) begin
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if (!DIG_0) begin
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FT_DATA <= fifo_out; // Send ADC data to FT2232H
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FT_WR <= ~fifo_empty; // Write when FIFO is not empty
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end else begin
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FT_WR <= 0;
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end
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end
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endmodule
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// Waveform Generator Module
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module waveform_generator (
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input wire CLK_IN,
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output reg DAC_CLOCK,
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output reg [7:0] DAC_DATA
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||||
);
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reg [2:0] clk_div = 0;
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always @(posedge CLK_IN) begin
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clk_div <= clk_div + 1;
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if (clk_div == 2) begin
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DAC_CLOCK <= ~DAC_CLOCK;
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clk_div <= 0;
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end
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||||
end
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parameter integer n = 31;
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reg [7:0] waveform_LUT [0:n-1];
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initial begin
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waveform_LUT[0] = 8'h80; waveform_LUT[1] = 8'h89;
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waveform_LUT[2] = 8'h99; waveform_LUT[3] = 8'hAE;
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||||
waveform_LUT[4] = 8'hC7; waveform_LUT[5] = 8'hE1;
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||||
waveform_LUT[6] = 8'hF6; waveform_LUT[7] = 8'hFF;
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||||
waveform_LUT[8] = 8'hF4; waveform_LUT[9] = 8'hCF;
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||||
waveform_LUT[10] = 8'h92; waveform_LUT[11] = 8'h4B;
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||||
waveform_LUT[12] = 8'h11; waveform_LUT[13] = 8'h02;
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||||
waveform_LUT[14] = 8'h2E; waveform_LUT[15] = 8'h8A;
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||||
waveform_LUT[16] = 8'hE4; waveform_LUT[17] = 8'hFC;
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||||
waveform_LUT[18] = 8'hB6; waveform_LUT[19] = 8'h3F;
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||||
waveform_LUT[20] = 8'h00; waveform_LUT[21] = 8'h41;
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||||
waveform_LUT[22] = 8'hC8; waveform_LUT[23] = 8'hFC;
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||||
waveform_LUT[24] = 8'h91; waveform_LUT[25] = 8'h0C;
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||||
waveform_LUT[26] = 8'h2E; waveform_LUT[27] = 8'hD0;
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||||
waveform_LUT[28] = 8'hED; waveform_LUT[29] = 8'h4A;
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||||
waveform_LUT[30] = 8'h09;
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||||
end
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reg [9:0] index = 0;
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always @(posedge DAC_CLOCK) begin
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DAC_DATA <= waveform_LUT[index];
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index <= (index >= n - 1) ? 0 : index + 1;
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end
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endmodule
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// ADC Interface Module
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module adc_interface (
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input wire CLK_IN,
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output reg [7:0] ADC_DATA
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);
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always @(posedge CLK_IN) begin
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ADC_DATA <= $random; // Simulate ADC data
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end
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endmodule
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// FIFO Transmitter Module
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module ft2232h_245_sync(input clk,//input 50_MHz
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input reset,
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input [7:0] DAC_DATA,
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input [7:0] AD_Bus,
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output reg oe,
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output reg rd,
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input txe,
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output reg wr,
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input clkout_ft2232);
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//output reg oe);
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//wire CLK_OUT_PLL; //Output from PLL_IP_clock
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reg txe_n;
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reg wr_n;
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reg oe_n = 1'b1;
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reg rd_n = 1'b1;
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reg Flag_tx = 0;
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reg data_en_1 = 0;
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reg data_en_2 = 0;
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reg [7:0] data_o = 8'b00000000;
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parameter TX_RX_0 = 3'b000;
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parameter TX_1 = 3'b001;
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parameter TX_2 = 3'b010;
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||||
parameter TX_3 = 3'b011;
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reg [3:0] state;
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reg [3:0] state_data;
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reg counter = 1'b0;
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||||
begin
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assign AD_Bus = (data_en_1 == 1'b1) ? DAC_DATA : 8'bz;
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always @ (posedge clkout_ft2232)
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begin
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if ((txe_n == 0) && Flag_tx)
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begin
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data_en_1 = 1'b1;
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end
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||||
end
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always @ (posedge clk)
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begin
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wr = wr_n;
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txe_n = txe;
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oe = oe_n;
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rd = rd_n;
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end
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always @ (posedge clk)
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if (reset)
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begin
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||||
state = TX_RX_0;
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||||
state_data = 0;
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||||
counter = 1'b0;
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||||
wr_n = 1'b1;
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||||
end
|
||||
else
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||||
|
||||
begin
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|
||||
|
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case(state)
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TX_RX_0: begin
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||||
if (txe_n == 0)
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begin
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state = TX_1;
|
||||
end
|
||||
else
|
||||
begin
|
||||
state = TX_RX_0;
|
||||
wr_n = 1'b1;
|
||||
end
|
||||
end
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TX_1 : begin
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if(txe_n == 0)
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||||
begin
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counter = counter + 1;
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if(counter == 1'b1)
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||||
begin
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counter = 1'b0;
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state = TX_2;
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||||
end
|
||||
end
|
||||
else
|
||||
begin
|
||||
wr_n = 1'b1;
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||||
state = TX_RX_0;
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||||
end
|
||||
end
|
||||
|
||||
TX_2 : begin
|
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wr_n = 1'b0;
|
||||
counter = counter + 1;
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||||
if(counter == 1'b1)
|
||||
begin
|
||||
counter = 1'b0;
|
||||
state = TX_3;
|
||||
end
|
||||
end
|
||||
|
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TX_3 : begin
|
||||
if(txe_n == 0)
|
||||
begin
|
||||
Flag_tx = 1'b1;
|
||||
state = TX_3;
|
||||
end
|
||||
else
|
||||
begin
|
||||
state = TX_RX_0;
|
||||
wr_n = 1'b1;
|
||||
Flag_tx = 1'b0;
|
||||
end
|
||||
end
|
||||
|
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endcase
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end
|
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end
|
||||
endmodule
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